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高速 CMOS 逻辑双路触发器 CD54HC74F

  • 型号:

    CD54HC74F

  • 品牌:

    TI

  • 封装:

    CDIP

  • DC:

    1751+

  • 包装:

    25

发布询价信息

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  • 企业名:深圳市捷立辉科技有限公司

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商品信息

逻辑双路触发器描述:

755彩票 CD54HC74F利用硅栅CMOS技术实现相当于LSTTL部件的工作速度。它们表现出标准CMOS集成电路的低功耗,以及驱动10个LTSTL负载的能力。该触发器具有独立的数据、置位、复位和时钟输入、Q和Q输出。在时钟脉冲的正向转变期间,在数据输入处存在的逻辑电平被转移到输出。SET和RESET\\独立于时钟,CD54HC74F在适当的输入下由低电平完成。CD54逻辑双路触发器系列在功能上和引脚与标准LS逻辑系列兼容。   

 

在电子技术中,N/2(N为奇数)分频电路有着重要的应用,对一个特定的输入频率,要经N/2分频后才能得到所需要的输出,这就要求电路具有N/2的非整数倍的分频功能。CD54HC74F是双D触发器,在以CD54HC74F为主组成的若干个二分频电路的基础上,加上异或门等反馈控制,即可很方便地组成N/2分频电路。

图1是3/2分频电路。IC1、IC2均接成二分频器,所以该电路是由四分频电路与反馈控制电路组成,计数脉冲由异或门F1输出。fi既作为分频信号又作为时钟脉冲接入异或门的一个输入端,从四分频电路的IC2的Q2输出端引出反馈信号作F1的另一输入端。输出信号fo从IC1的Q1端输出。图2是其工作波形。

逻辑双路触发器设电路初始状态均在复位状态,Q1、Q2端均为低电平。当fi信号输入时,由于输入端异或门的作用(附表是异或门逻辑功能表),其输出还受到触发器IC2的Q2端的反馈控制(非门F2是增加的一级延迟门,A点波形与Q2相同)。在第1个fi时钟脉冲的上升沿作用下,触发器IC1、IC2均翻转。由于Q2端的反馈作用使得异或门输出一个很窄的正脉冲,宽度由两级D触发器和反相门的延时决定。当第1个fi脉冲下跳时,异或门输出又立即上跳,使IC1触发器再次翻转,而IC2触发器状态不变。这样在第1个输入时钟的半个周期内促使IC1触发器的时钟脉冲端CL1有一个完整周期的输入,但在以后的一个输入时钟的作用下,由于IC2触发器的Q2端为高电平,IC1触发器的时钟输入跟随fi信号(反相或同相)。本来IC1触发器输入两个完整的输入脉冲便可输出一个完整周期的脉冲,现在由于异或门及IC2触发器Q2端的反馈控制作用,在第1个fi脉冲的作用下得到一个周期的脉冲输出,所以实现了每输入一个半时钟脉冲,在IC1触发器的Q1端取得一个完整周期的输出。

图3是5/2分频电路。IC1、IC2、IC3三级D触发器级联为8分频电路,电容C起滤波作用,输出信号fo从IC2的Q2端输出。电路中有Q1、Q3两个反馈控制。从图4工作波形可知,Q1的反馈信号中每两个反馈信号中就有一个受到Q3反馈波形的影响,所以在A点仅能形成几百毫微秒宽的脉冲。由于电容C的作用,Q1的反馈信号(即一窄脉冲)被滤除掉,如图4波形A的虚线所示。最后在Q2端输出fo信号。fo每变化一个周期,对应于输入信号fi的两个半周期,即fo的频率为fi的2/5。

上面介绍的N/2分频电路仅限于N≤7,当N≥7时,可根据分频N值的大小,相应增加二分频级数,并恰当引接反馈信号走线,便可得到N≥7的分频电路。下面仅介绍一例9/2分频电路,如图7所示。图8是其工作波形。

IC1~IC4四级D触发器组成16分频电路,fo信号从Q3输出,电路有Q1、Q4两级反馈。其工作原理与上述有关分频电路相似,波形图上A点虚线脉冲表示为电容C滤除掉的Q1反馈信号。从图8中可知,只要fi输入四个半周期的时钟信号,就输出一个周期信号fo,即fo的频率为fi的2/9。

从以上几个N/2分频电路可得到如下几个特性:

1。电路工作原理是,在第n个周期,末级两分频器的输出为高电平时,输入时钟脉冲的上升沿使分频电路工作;在第n+1个周期,末级两分频器的输出为低电平时,输入时钟脉冲的下降沿使分频电路工作。

2.电路采用的是异步触发形式,各触发器的初始状态不会影响到分频的功能。如果要求初始状态为“0”状态,可以将D触发器的复位端R引出,接至复位控制电路。




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